XC9572XL-10VQG44C CPLD 72MC 10NS 44VQFP IC

• shape: Flat
• Conductive Type: Bipolar Integrated Circuit
• Integration: MSI
• Technics: Semiconductor IC
• mfg.: XILINX
• d/c: Mais de 22
• N ° de Modelo.: XC9572XL-10VQG44C
• pacote: LQFP44
• qualidade: original novo genuíno
• Pacote de Transporte: Box
• Origem: China
• Código HS: 8542399000
• Capacidade de Produção: 1000000PCS

Descrição de Produto

Descrição

XC9572XL-10VQG44C :  IC: CPLD, E/S: 81, 3÷3.6VDC, Número de macrocells: 144, 10ns, 100MHz

Mfr. Part#:   XC9572XL-10VQG44C

Folha de dados:  (E-mail ou converse conosco para o arquivo PDF)

Status da ROHS:  

Qualidade: 100% Original

Garantia: UM ANO
 

Séries:	XC9572XL
Estilo de montagem:	/SMD SMT
Package / Case:	VQFP-44
Operando a tensão de alimentação:	3,3 V
Número de Macrocells:	72 Macrocell
Número de I/SO:	34 I/O
Tensão de alimentação - Max:	3,6 V
Tensão de alimentação - Min:	3 V
Temperatura mínima de funcionamento:	0 C
Temperatura máxima de operação:	+ 70 C
Frequência máxima de funcionamento:	178 MHz
O atraso de propagação - Max:	10 ns
Marca:	Xilinx
Tipo de memória:	O Flash
A humidade sensível:	Sim
Número de portas:	1600
Número de lógica de blocos de Matriz - Laboratórios:	4
Alimentação operacional atual:	20 mA
Tipo de produto:	- CPLD Complex Programmable Logic Devices
Pacote de fábrica Quantidade:	1
Subcategoria:	Lógica Programável ICs
Peso da unidade:	0.294834 oz

 

O FastFLASH XC9500XL família é uma CPLD 3,3V família alvo de alto desempenho e baixa tensão em aplicações de ponta de comunicações e sistemas de computação, onde o dispositivo de alta confiabilidade e baixa dissipação de energia é importante. Cada XC9500XL suporta dispositivos no sistema de programação (ISP) e full IEEE Std 1149.1 () JTAG Boundary Scan, que permite a depuração superior de design e a capacidade de iteração para small form-factor pacotes. O XC9500XL família é projetado para trabalhar em estreita colaboração com a Xilinx® Virtex®, Spartan®-XL e XC4000XL famílias FPGA, permitindo que os designers de sistema de lógica de partição de forma ideal entre um circuito de interface e de alta densidade de propósito geral lógica. O XC9500XL para os membros da família são totalmente pino-compatível, permitindo uma fácil migração de design em várias opções de densidade de um determinado tamanho de pacote.
O XC9500XL recursos arquitetônicos atender aos requisitos de programação do sistema. O pino melhorado de capacidade de bloqueio evita a placa dispendioso retrabalho. A programação do sistema em toda a política comercial completa gama de funcionamento e uma programação de alto índice de endurance fornecer sem preocupações reconfigurações sistema de atualizações de campo. Prorrogada a retenção de dados suporta mais e mais fiável sistema operando a vida.
Um sistema avançado de recursos incluem output slew rate control e o usuário pode programar os pinos do solo para ajudar a reduzir o ruído do sistema. Cada usuário pin é compatível com 5V, 3,3V e 2,5V, entradas e saídas podem ser configurados para 3,3V ou operação de 2,5V. O XC9500XL apresenta dispositivo totalmente simétrica 3,3V tensão de saída girar para permitir um aumento equilibrado e tempos de queda.

Principais recursos

• Otimizado para alto desempenho de sistemas de 3,3V
  • 5 ns pino-a-pino logic atrasos, com systemfrequency interno até 208 MHz
  • Área de ocupação pequena pacotes incluindo VQFPs, TQFPsand CSPs (Chip Scale Package)
  • Pb-livre disponível para todos os pacotes
  • Baixa potência
  • 5V tolerante E/S aceitar pinos 5V, 3,3 V e 2.5Vsignals
  • 3,3V 2,5V ou capacidade de saída
  • Recursos avançados de 0,35 mícron de tamanho do recurso a tecnologia CMOSFastFLASH
• Recursos avançados de recursos do sistema
  • No sistema de teclas programáveis
  • O pino superior e roteabilidade withFastCONNECT II da matriz do interruptor
  • Largura extra 54 entrada de blocos de função
  • Até 90 produto-termos por macrocell withindividual produto prazo de atribuição
  • Relógio Local inversão com três global e oneproduct prazo relógios de parede
  • Saída Individual o por pino de saída com localinversion
  • Histerese de entrada em todos os usuários e Boundary Scan pininputs
  • Bus de circuitos de espera em todas as entradas de pin
  • Oferece suporte a capacidade de entupimento
  • Full IEEE Std 1149.1 Boundary Scan (JTAG)apoio em todos os dispositivos
• Quatro pinos compatível com as densidades do dispositivo
  • 36 a 288 macrocells, com 800 a 6400 usablegates
• Fast programação simultâneos
• Slew rate control sobre saídas individuais
• Os dados avançados recursos de segurança
• Excelente qualidade e confiabilidade
  • Programa 10.000/ciclos de apagamento de aferição de endurance
  • 20 anos a retenção de dados
• Pinos compatível com 5V core XC9500 família nas pegadas commonpackage

 

 

 

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